FONDO DE LA INVENCIÓN

[0001] Esta invención se relaciona generalmente con un medio de la grabación que almacena a programa para construir las trayectorias de la exploración que son trayectorias para entrar y haciendo salir datos a y desde los registros o memorias en integrado circule por ejemplo un FPGA (arsenal de puerta programable del campo) o un PLD (Dispositivo de lógica programable), y se relaciona con un método que construye de explore las trayectorias, y un sistema de proceso aritmético en las cuales dijo las trayectorias de la exploración se integran. Particularmente, esta invención se relaciona con un arte para mejorar eficacia y la realización de la simplificación de un tablero prueban (real Prueba del IC) para un circuito integrado integrado por una CPU, un IP (intelectual Característica) y así sucesivamente.

[0002] Convencionalmente, en un campo de un circuito integrado tal como un ASIC (Circuito integrado específico del uso) que es un circuito de lógica para a el propósito específico, incluyendo el FPGA o el PLD, el circuito se ha convertido en a escala grande, y complicado con la sofisticación de las funciones del circuito, de modo que la prueba sí mismo haya llegado a ser complicada. Los circuitos de lógica componiendo estos circuitos integrados se clasifican en un combinational circule en cuál es determinado solamente uno hecho salir por una entrada, y a circuito secuencial en el cual la salida es determinada por a más allá de la condición y una función de entrada. Entre estos circuitos, en el circuito combinational, ha habido un método comúnmente adoptado de la prueba en donde es un patrón de prueba creado automáticamente usando algoritmo de D o números al azar, y dicho el patrón de prueba se utiliza como señal de entrada de ser agregado a un externo terminal del circuito, de tal modo comprobando una señal de salida que aparece en otro terminal externo. Por otra parte, en el secuencial circule por ejemplo un circuito de flip-flop, no es fácil fijar arbitrariamente o hacia fuera leídos valores del flip-flop, de modo que sea difícil a automáticamente cree un patrón de prueba usando D-algoritmo y así sucesivamente. Por consiguiente, en cuanto a se adopta el circuito secuencial, un método de la trayectoria de la exploración en donde los flip-flop se ligan en a cadena-como forma, y se diseñan para funcione como registros de cambio, y cada uno de valores del flip-flop está arbitrariamente controlado y observado de una fuente externa usando la cambio función en la prueba (e.g., refiera al uso de patente japonés unexamined la publicación No.10-143390).

[0003] Sin embargo, la prueba en el método de la trayectoria de la exploración según a la manera convencional demostrada en el uso de patente japonés dicho unexamined la publicación No.10-143390 es puesta en ejecución creando una estructura de la trayectoria de la exploración para los flip-flop en el circuito en una etapa que diseña por a fabricante del semiconductor, para no poderlo aplicarse a una prueba para circuito integrado en un método de crear una lógica creada por el usuario deseada circule en el lado de un usuario arbitrariamente escribiendo una lógica en un desarrollo escena, apenas como en el caso del FPGA o del PLD. Por lo tanto, en cuanto a examinación de esta clase de circuito, de una simulación de la lógica o de una sincronización simulación que utiliza una PC (ordenador personal) o un EWS (ingeniería La estación de trabajo) se ha realizado principalmente. El circuito de lógica creado por el usuario integrado en el FPGA o el PLD no puede ser probado eficientemente, que pasan mucho tiempo para desarrollar el circuito de lógica creado por el usuario en el FPGA o PLD.

RESUMEN DE LA INVENCIÓN

[0004] Esta invención se hace para solucionar los problemas antedichos. el primer objeto de la actual invención es proporcionar un medio de la grabación qué expedientes una trayectoria de la exploración que construye el programa que permite a fácilmente construya una trayectoria de la exploración para los registros y las memorias en un circuito integrado por ejemplo un FPGA en el lado de un usuario, realizando de tal modo eficientemente una prueba para un circuito de lógica creado por el usuario estructurado en el circuito integrado, y permitir acortar la hora para desarrollar el creado por el usuario circuito de lógica y proporcionar una trayectoria de la exploración que construye método.

[0005] El segundo objeto de la actual invención es proporcionar el sistema de proceso aritmético capaz de la obtención funciona como una base de la CPU sin el aumento de una escala de un circuito de lógica en un circuito integrado por ejemplo un FPGA.

[0006] El tercer objeto de la actual invención es proporcionar sistema de proceso aritmético capaz de controlar corazones plurales de la CPU adentro qué especificaciones de la lengua son diferentes de uno a.

[0007] Para alcanzar los objetos antedichos, según uno el aspecto de la actual invención, allí se proporciona un medio de la grabación almacenando un programa para construir las trayectorias de la exploración en un circuito integrado cerca una computadora, a y desde que están las trayectorias para entrar y hacer salir datos registros y memorias en un circuito integrado tal como un FPGA: en donde el programa hace que la computadora lee adentro la trayectoria de la exploración que define la información, y genere una lógica de las trayectorias de la exploración en el nivel del idioma descriptivo del hardware como base para que las trayectorias de la exploración construyan en el circuito integrado, de acuerdo con la trayectoria de la exploración que define la información.

[0008] En la composición antedicha, el programa hace la computadora lea adentro la trayectoria de la exploración que define la información, y genere una lógica de la exploración trayectorias en el nivel del idioma descriptivo del hardware como base para la exploración trayectorias a construir en el circuito integrado, basado en la trayectoria de la exploración definir la información. Esto permite que el usuario construya fácilmente la exploración trayectoria para los registros y las memorias en el circuito integrado tal como FPGA.

[0009] Además, el programa hace que la computadora lee describir la información en una forma normal de Backus sobre una relación que conecta entre generado lógica de las trayectorias de la exploración, y lógica de un regulador para controlar explore las trayectorias, y genere un archivo de la conexión sobre la relación que conecta en el nivel del idioma descriptivo del hardware, basado en describir información. Esto permite para conectar fácilmente el circuito de la trayectoria de la exploración y la a circule por ejemplo un regulador basado en el archivo de la conexión.

[0010] Según otro aspecto de la actual invención, hay con tal que un método de construir las trayectorias de la exploración por una computadora, que son trayectorias para entrar y hacer salir datos a y desde los registros y memorias en un circuito integrado tal como un FPGA, abarcando los pasos de: entrada definiendo la información sobre las trayectorias de la exploración; y generando a lógica de las trayectorias de la exploración en el nivel del idioma descriptivo del hardware como base para las trayectorias de la exploración a construir en el circuito integrado, basado en la exploración trayectoria que define la información.

[0011] El método antedicho más futuro abarca pasos de: entrada describir la información en una forma normal de Backus sobre conectar relación entre la lógica generada de las trayectorias de la exploración y la lógica de a regulador para controlar las trayectorias de la exploración; y generando una conexión archive sobre la relación que conecta en el idioma descriptivo del hardware nivel, basado en la información que describe.

[0012] Según un aspecto más otro de la actual invención, hay proporcionó un sistema de proceso aritmético incluyendo un circuito integrado por ejemplo un FPGA, una computadora y datos que transmiten del dispositivo del interfaz entre el circuito integrado y la computadora: en donde integrado el circuito se proporciona una trayectoria de datos para realizar el proceso de la aritmética en una anchura predeterminada de los datos, y una trayectoria de la exploración para la trayectoria de datos mientras que la computadora se proporciona una función para controlar la trayectoria de datos, de tal modo transmitir datos entre la computadora y la trayectoria de datos con trayectoria de la exploración y dispositivo del interfaz.

[0013] En la composición antedicha, la computadora transmite control código a la trayectoria de datos que se proporciona en el lado del circuito integrado a través de la trayectoria de la exploración y del dispositivo del interfaz, de tal modo haciéndola posible a realice el proceso aritmético en una anchura predeterminada de los datos en los datos trayectoria del lado del circuito integrado. Es decir, empleando la aritmética función de la trayectoria de datos del lado del circuito integrado y de los datos la función que controla de la trayectoria del lado de la computadora, permite la ejecución procesando que han sido realizadas por la base convencional de la CPU.

[0014] Según un aspecto más otro de la actual invención, hay con tal que un sistema de proceso aritmético incluyendo plural integrara circula cada uno que tiene una base de la CPU, una computadora y un dispositivo del interfaz datos que transmiten entre los circuitos integrados y la computadora: en donde las construcciones aritméticas del sistema de proceso exploran las trayectorias para cada uno de la CPU corazones en los circuitos integrados plurales; y en donde la computadora transmite código para controlar cada uno de corazones de la CPU en los circuitos integrados plurales a través de las trayectorias de la exploración y del dispositivo del interfaz.

[0015] En la composición antedicha, la computadora transmite el código para controlar cada uno de los corazones de la CPU en los circuitos integrados plurales a través de las trayectorias de la exploración y del dispositivo del interfaz, de tal modo permitiendo uno la computadora para controlar la CPU plural quita el corazón a cada uno que tiene diversa lengua especificaciones por medios que la computadora transmite el código de control que es capaz del reconocimiento por la computadora.

BREVE DESCRIPCIÓN DE LOS DIBUJOS

[0016] HIGO. 1 es una vista diagramática de un sistema de interfaz incluyendo la exploración trayectorias construidas usando un programa registrado en un medio de la grabación según una encarnación de la actual encarnación.

[0017] HIGO. 2 es una visión que demuestra una estructura detallada del sistema de interfaz antedicho.

[0018] HIGO. 3 es una visión que demuestra que los datos flujo entre cada uno de módulos en FPGA en el sistema de interfaz antedicho.

[0019] HIGO. 4 es un organigrama que demuestra generando el proceso de cada uno de módulos en una CENIZA basada en la entrada del proceso de definir la información de la trayectoria de la exploración y de la entrada que definen la información.

[0020] HIGO. 5 es una visión que demuestra definiendo el proceso de la trayectoria de la exploración.

[0021] HIGO. 6 es una visión que demuestra un formato de datos de la trayectoria de la exploración cuáles son creado automáticamente basado en la información que define.

[0022] HIGO. 7 es una visión que demuestra la lógica de la trayectoria antedicha de la exploración.

[0023] HIGO. 8 es una visión que demuestra la lógica de la trayectoria antedicha de la exploración sobre una base de un bloque de funciones.

[0024] HIGO. 9 es una visión que demuestra un método que conecta entre trayectoria y registros antedichos de la exploración en la lógica creada por el usuario circuito.

[0025] HIGO. 10 es una visión que demuestra un método que conecta entre trayectoria antedicha y memorias de la exploración en el circuito de lógica creado por el usuario.

[0026] HIGO. 11 es un organigrama que explica un método para permitir en línea-eliminando errores conectando la trayectoria arriba identificada de la exploración, un selecto módulo de exploración y un regulador principal.

[0027] HIGO. 12 es una visión que demuestra un terminal que conecta entre trayectorias antedichas de la exploración, módulo de exploración selecto y regulador principal.

[0028] HIGO. 13 es una visión que demuestra un método que conecta del interfaz sistema incluyendo las trayectorias antedichas de la exploración.

[0029] HIGO. 14 es una visión que demuestra un sistema de proceso aritmético creado usando las trayectorias antedichas de la exploración.

[0030] HIGO. 15 es una visión que demuestra un proceso aritmético alternativo sistema creado usando las trayectorias antedichas de la exploración.

[0031] HIGO. 16 es una visión que demuestra una encarnación modificada del alternativa sistema de proceso aritmético creado usando la exploración antedicha trayectorias.

DESCRIPCIÓN DETALLADA DE LA ENCARNACIÓN PREFERIDA DE LA ACTUAL INVENCIÓN

[0032] Ahora, la explicación se da a las trayectorias de la exploración se construyen que empleando un programa registrado en un medio de la grabación según primera encarnación de la actual invención, y a un sistema de interfaz cuál es creado empleando las trayectorias dichas de la exploración referente a dibujos. HIGO. 1 demuestra una vista diagramática de un sistema de interfaz 1 cuál incluye las trayectorias de la exploración que son construidas empleando el programa registrado en el medio de la grabación según la actual encarnación de esta invención. El sistema de interfaz 1 realiza una prueba real del circuito para un circuito de lógica creado por el usuario en un FPGA (puerta programable del campo Arsenal) 2 que es una clase de circuito integrado. El sistema de interfaz 1 abarca una CENIZA (tratante adaptante) de la exploración 3, una PC (ordenador personal) 5 y un dispositivo del interfaz (vaina adaptante del agente de la exploración, más abajo referida como CUANTO ANTES) 4. La CENIZA 3 es un módulo el eliminar errores para una lógica creada por el usuario circule que se coloca en el FPGA 2. La PC 5 publica un comando para controlando la CENIZA 3 y exhibiciones un resultado de comandos ejecutados. 4 ejecuta CUANTO ANTES la transmisión y el recibo de datos entre la CENIZA 3 y la PC 5 según el contenido del comando de la PC 5. Además, La PC 5 almacena un programa (programa de la construcción de la trayectoria de la exploración en demandas) que genera una lógica referente a las trayectorias (más abajo designadas la trayectoria de la exploración) para probar el circuito de lógica creado por el usuario en el FPGA 2, y crea a archivo de la conexión referente a una relación que conecta entre la lógica dicha de las trayectorias de la exploración y una lógica de reguladores en la CENIZA 3. El programa era instalado de un CD-ROM (medio) de la grabación 7. Un usuario activa dicho el programa, y crea un archivo de fuente 6 en el disco duro en a nivel de la lengua de la hardware-descripción de la lógica de la trayectoria de la exploración y archivo de la conexión para el circuito de lógica creado por el usuario. En el presente encarnación, puesto que se emplea VHDL (idioma descriptivo del hardware de VHSIC) como lengua de la hardware-descripción, fuentes de la lógica de la trayectoria de la exploración y el archivo de la conexión que se hacen salir en el archivo de fuente 6 se convierte en un VHDL fuente.

[0033] En base de la lógica de la trayectoria de la exploración en el nivel de la fuente que es la salida en el archivo de fuente dicho 6, el circuito de la trayectoria de la exploración se construye y integrado en el FPGA 2. La descripción siguiente primero explica a configuración del sistema de interfaz 1 y de los flujos de datos después de terminar la construcción y la integración de la trayectoria de la exploración circulan en el FPGA 2, y entonces, explica la construcción y la integración de la trayectoria de la exploración circuito en el FPGA 2. HIGO. 2 demostraciones una configuración detallada del sistema de interfaz 1 en el cual se construye el circuito de la trayectoria de la exploración y integrado. La PC 5 abarca un generador básico 51 del circuito de lógica, regulador de dispositivo real 52, una unidad de entrada 53, una exhibición 54 y a conductor 55 de la comunicación. El generador básico 51 del circuito de lógica almacena a programa para construir la trayectoria de la exploración instalada del CD-ROM 7 demostrado en HIGO. 1. El regulador de dispositivo real 52 realiza operaciones por ejemplo la aplicación un comando para controlar la CENIZA 3 en el FPGA real 2 prueba. Los datos de entradas de la unidad de entrada 53 en el generador básico del circuito de lógica 51, y da instrucciones al regulador de dispositivo real 52. la exhibición 54 exhibe el resultado del comando ejecutado que fue publicado del regulador de dispositivo real 52 a la CENIZA 3. La comunicación el conductor 55 se comunica con los CUANTO ANTES 4. Además, los CUANTO ANTES 4 abarca a conductor 41 de la comunicación, un regulador 42 y un regulador 43 del GOLPECITO. el conductor 41 de la comunicación se comunica con la PC 5. El regulador 42 analiza los amplios comandos que se transmiten de la PC 5, y publica comandos del detalle a la CENIZA 3. El regulador 43 del GOLPECITO transmite y recibe datos a y desde la CENIZA 3 según los comandos de regulador 42. El regulador 43 del GOLPECITO se equipa de un special-purpose terminal para una prueba de la exploración del límite, que se llama como GOLPECITO (acceso de la prueba Puerto), y no demostrado en la figura. El regulador 43 del GOLPECITO transmite y recibe señales a y desde la CENIZA 3 usando el terminal dicho. El GOLPECITO abarca TDI (entrada de datos de prueba), TDO (salida de datos de prueba), TMS (modo de la prueba Seleccione) y TCK (reloj de la prueba), en donde los datos de entradas de TDI transmitieron de la CENIZA 3, los datos de las salidas de TDO a la CENIZA 3, TMS fijan a la condición prueba-que controla, y el TCK entra un reloj para la prueba.

[0034] El FPGA 2 incluye la CENIZA dicha 3 que es el módulo el eliminar errores y incluye los circuitos de lógica 24a, 24b y 24c que sea creado por el usuario. La CENIZA 3 abarca un regulador 21 del GOLPECITO, un regulador 22 de la trayectoria, y la exploración trayectorias 23a, 23b y 23c. El regulador 21 del GOLPECITO transmite y recibe señales a y desde el regulador 43 del GOLPECITO de los CUANTO ANTES 4. La trayectoria el regulador 22 cambia sobre la trayectoria conectada con el regulador 21 del GOLPECITO según el comando publicó del regulador de dispositivo real 52 de la PC 5. Las trayectorias 23a, 23b y 23c de la exploración son trayectorias de la prueba para capturar y datos de renovación de memorias o de registros en el creado por el usuario respectivo circuitos de lógica 24a, 24b y 24c. Mientras que transmisión de datos entre la PC 5 y los CUANTO ANTES 4 es realizado por un interfaz de RS-232C, transmisión de datos entre los CUANTO ANTES 4 y la CENIZA 3 es realizado por un interfaz de JTAG para la prueba de la exploración del límite.

[0035] HIGO. 3 flujos de datos de las demostraciones entre los módulos en el FPGA 2. El GOLPECITO marcas del regulador 21 el tránsito del estado basado en una señal de TMS (no demostrada en las figuras, la señal hechas salir del terminal dicho de TMS) cuál es transmitido de los CUANTO ANTES 4. Entonces, según el estado del GOLPECITO el regulador 21, se determina si tener acceso a una instrucción se coloca explore la trayectoria 27 que es una trayectoria de la exploración para un IR (registro de la instrucción) en a regulador principal 26, o tener acceso a las trayectorias 23a, 23b y 23c de la exploración para registros o memorias de los circuitos de lógica creados por el usuario respectivos 24a, 24b y 24c. Al transmitir el comando al IR en la cañería el regulador 26, el regulador 21 del GOLPECITO hace salir una señal de TDO (señal de salida del terminal de TDO) transmitido de los CUANTO ANTES 4 a la instrucción coloque la trayectoria 27 de la exploración como una señal de IR-TDO. Al leer el contenido del IR en el regulador principal 26, el regulador 21 del GOLPECITO transmite un IR-TDI salida de la señal de la trayectoria 27 de la exploración del registro de la instrucción como señal de TDI (señal de entrada al terminal de TDI) a los CUANTO ANTES 4. Al transmitir datos seriales a los registros y memorias en cada uno de la lógica creada por el usuario circula 24a, 24b y 24c, el regulador 21 del GOLPECITO transmite una señal de TDO transmitido de los CUANTO ANTES 4 como dr (registro de los datos) - señal de TDO a trayectorias 23a, 23b y 23c de la exploración. Cuando contenido que captura de los registros o memorias de los circuitos de lógica creados por el usuario respectivos 24a, 24b y 24c, el regulador 21 del GOLPECITO transmite la señal de DR-TDI de la cual se transmite las trayectorias 23a, 23b y 23c de la exploración como TDI señalan (señal de entrada a TDI terminal) a los CUANTO ANTES 4.

[0036] Para seleccionar la trayectoria 23a, 23b o 23c de la exploración que son accesibles de los CUANTO ANTES 4, el comando de SELECT-SCAN-PATH publicado de la PC 5 es transmitido a la trayectoria 27 de la exploración del registro de la instrucción con los CUANTO ANTES 4 y el regulador 21 del GOLPECITO, entonces el regulador principal 26 realiza comando. Debido a esta operación, el regulador principal 26 transmite una exploración trayectoria que selecciona la señal a un módulo de exploración selecto 25, de tal modo el seleccionar explore la trayectoria 23a, 23b o 23c que sean accesibles de los CUANTO ANTES 4. Además, se proporciona una línea de señales para la señal del ALTO que da instrucción si transmitir datos a través de la trayectoria 23 de la exploración a registros o memorias en el circuito de lógica creado por el usuario 24, o leer datos a través de la trayectoria 23 de la exploración a los registros o a las memorias en circuito de lógica creado por el usuario 24.

[0037] Después, la construcción del circuito de la trayectoria 23 de la exploración en Se explica FPGA 2. El circuito de la trayectoria 23 de la exploración se construye encendido la base de la lógica en el nivel de VHDL de la trayectoria 23 de la exploración que es generado automáticamente por el generador básico 51 del circuito de lógica en la PC 5. La generación de la lógica en el nivel de VHDL de la trayectoria 23 de la exploración se explica referente a HIGO. 4. Antes de la generación de la lógica de la trayectoria de la exploración 23, el usuario entra varias clases de definir la información sobre la exploración trayectoria 23 usando la unidad de entrada 53 de la PC 5. Es decir, los sistemas del usuario el número de las trayectorias N de la exploración que se crearán (#1), y entonces entra definir la información sobre las trayectorias de la exploración de N (#2 a #11). Concreto, el usuario primera longitud del bit de datos de entradas de cada uno de la trayectoria 23 (#4) de la exploración, y entonces, para escribir los datos transmitidos de los CUANTO ANTES 4 en registros o memorias en un circuito de lógica creado por el usuario 24 con la exploración trayectoria 23, que significa la presencia del escribir-control (SÍ en #5), y cuando la trayectoria 23 de la exploración es tener acceso al registro (SÍ en #6), las entradas del usuario la información que define sobre la trayectoria de la exploración para el registro con a bandera del escribir-control (refiera al HIGO. 6) como parámetro de la entrada para generar un código de fuente de VHDL de la trayectoria 23 (#7) de la exploración. También, cuando la trayectoria 23 de la exploración es tener acceso a la memoria (NO en #6), las entradas del usuario el definir información sobre la trayectoria de la exploración para la memoria con una bandera del escribir-control (#8).

[0038] En el contrario, para datos leídos en los registros o memorias en el circuito de lógica creado por el usuario 24 a través de la trayectoria 23 de la exploración fuera datos de la escritura transmitidos de los CUANTO ANTES 4 en los registros o las memorias adentro el circuito de lógica creado por el usuario 24 a través de la trayectoria 23 de la exploración, que significa la ausencia del escribir-control (NO en #5), y cuando la trayectoria 23 de la exploración está a tenga acceso al registro (SÍ en #9), las entradas del usuario la información que define sobre la trayectoria de la exploración para el registro sin el escribir-control señale por medio de una bandera como el parámetro de la entrada para generar un código de fuente de VHDL de la trayectoria 23 de la exploración (#10). Cuando la trayectoria 23 de la exploración es tener acceso a la memoria (NO en #9), el usuario entra la información que define sobre la trayectoria de la exploración para la memoria sin la bandera del escribir-control (#11). Entonces, después del usuario termina entrada de la información que define sobre todas las trayectorias 23 de la exploración (NO adentro #3), el generador básico 51 del circuito de lógica en la PC 5 genera el VHDL código de fuente sobre las trayectorias de la exploración de N, y el módulo de exploración selecto 25 y regulador principal 26 que corresponde a cada uno de las trayectorias 23 de la exploración, basado encendido la entrada que define la información sobre cada uno de las trayectorias 23 (#13) de la exploración.

[0039] Después, definiendo el proceso en cada uno de las trayectorias 23 de la exploración ejecutadas adentro los pasos antedichos #4-#11 se explican que refieren a las figs.as. 5 y 6. Según las indicaciones de HIGO. 5, allí son seis artículos para definir cada uno de la exploración trayectorias 23:

[0040] [1] número de la entrada transporta 33 (correspondiendo al número de registros o memorias que se pueden leer por cada uno de las trayectorias 23 de la exploración)

[0041] el número [de 2] de la salida transporta 34 (correspondiendo al número de registros o memorias que se pueden escribir de cada uno de las trayectorias 23 de la exploración)

[0042] designación [de 3] si o no escribir en cada uno de registros (o memorias) (el escribir-control es uso o inusitado)

[0043] designación [de 4] si o no a los datos leídos en cada uno de registros (o memorias)

[0044] [5] anchuras de cada uno de entrada-salida transportan 33 y 34

[0045] designación [de 6] si la trayectoria de la exploración tiene acceso a los registros o memorias

[0046] De acuerdo con los artículos antedichos de la definición [1] - [6], la lógica entre a la unidad de datos 31 y un regulador 32 que componen la trayectoria 23 de la exploración es generado. Además, el número de líneas de la nosotros-señal hizo salir de el regulador 32 es igual al número de los registros o de las memorias eso puede ser escrito de cada uno de las trayectorias 23 de la exploración.

[0047] Después, la explicación se da al formato de datos de la trayectoria 23 de la exploración cuál automáticamente se genera basado en los artículos antedichos de la definición [1] a [6], por el generador básico 51 del circuito de lógica referente a HIGO. 6. Según las indicaciones de [ejemplo 1] en HIGO. 6, cuando una de las trayectorias 23 de la exploración es tener acceso a tres registros A, B y C, la trayectoria 23 de la exploración abarca tres sistemas de las áreas de datos 11 y pedacitos 12 del escribir-control que corresponden a número de pedacitos de cada uno de los registros A, B y C. Tres pedacitos del escribir-control 12 de la izquierda a la derecha son pedacitos para almacenar la información de reescribiendo o no reescribiendo adentro coloca A, B y C respectivamente. Cada uno de “c” en los pedacitos 12 del escribir-control demostrados en HIGO. 6 indican que los registros que corresponden a cada uno de los pedacitos 12 del escribir-control pueden ser reescrito. En el caso de [ejemplo 1], desde los pedacitos del escribir-control adentro los extremos derechos e izquierdos son “c”, los registros A y C que corresponde a cada uno de escribir-control los pedacitos 12 pueden ser reescritos. Valores de cada uno de los pedacitos 12 del escribir-control se convierten en “1” en el caso de escribir en cada uno de registros A y C, y “0 convertido” en el caso solamente de datos de lectura adentro cada uno de los registros A y C. Además, según las indicaciones de [ejemplo 2], en el caso de tener acceso a un registro D solamente, la trayectoria 23 de la exploración abarca un sistema de el área de datos 11 y el escribir-control mordieron 12.

[0048] La explicación nextly se da a los valores de los artículos de la definición [1] - [6], que se entran en crear la trayectoria 23 de la exploración demostrada en el antedicho [Ejemplo 2], y a la lógica de la trayectoria 23 de la exploración se genera que basó encendido contenido de la definición dicha referente a las figs.as. 7 y 8. Según las indicaciones de las figuras, en el caso de crear la trayectoria dicha 23 de la exploración adentro [ejemplo 2], los valores siguientes se entran en cada uno de los artículos de la definición [1] - [6]:

[0049] [1] número de la entrada transporta: 1

[0050] el número [de 2] de la salida transporta: 1

[0051] voto [de 3]: presente

[0052] [4] read-in: presente

[0053] [5] anchuras del autobús: 16 pedacitos

[0054] [6] explore los accesos de la trayectoria: registro

[0055] Definiendo la trayectoria 23 de la exploración según lo descrito en los artículos antedichos [1] - [6], genera un estruendo entrado y un autobús hecho salir DOUT, el autobús del autobús anchura de la cual están 16 pedacitos, según las indicaciones de las figuras. Además, desde la presencia del voto se fija en el antedicho [3], y el número del el autobús de la salida se fija para ser 1, un terminal para la nosotros-señal se genera en regulador. Además, según las indicaciones de las figuras, la unidad de datos 31 está proporcionado los terminales para entrar cada uno de señales de la ACTUALIZACIÓN, CAPTURA, CAMBIO y TCK que son señales de control del regulador 21 del GOLPECITO. Por otra parte, según las indicaciones de HIGO. 8, un registro de cambio 35, un registro 37 para temporalmente el almacenar y un autobús 36 para los datos que transmiten entre dicho los registros 35 y 37 se generan en la trayectoria 23 de la exploración, y una entrada terminal para DR-TDO a el cual son los datos que se transmitirán de los CUANTO ANTES 4 el registro de cambio 35, y un terminal de salida para DR-TDI a el cual son los datos transmítase del registro de cambio 35 a los CUANTO ANTES 4 se generan adentro arriba y abajo de las posiciones del registro 35 en la figura.

[0056] Después, un método para integrar la lógica descrita antes del la trayectoria 23 de la exploración en el circuito de lógica creado por el usuario 24 se explica. la integración de la trayectoria 23 de la exploración es realizada por un método para conectar los registros o las memorias en el circuito de lógica creado por el usuario 24 con trayectoria 23 de la exploración a través de un multiplexor. HIGO. 9 demostraciones un método que conecta entre la trayectoria 23 de la exploración y los resisters 38 en la lógica creada por el usuario circuito 24. El dinar en la figura indica un autobús para los datos de entrada de otros registros o memorias en el circuito de lógica creado por el usuario 24, y Dout demuestra un autobús para hacer salir datos a otros registros o memorias adentro el circuito de lógica creado por el usuario 24. El registro 38 tiene cuatro terminales en donde el D-terminal es un terminal para los datos de entrada del autobús del dinar, Q-terminal es a el terminal para hacer salir datos al autobús de Dout, ena-terminal es un terminal para la entrada de una señal de permitir, y del clk-terminal es un terminal para entrar una señal del reloj.

[0057] Para conectar la trayectoria 23 de la exploración para el registro que es generado automáticamente por el generador básico 51 del circuito de lógica que acuerda a los artículos dichos de la definición [1] - [6], con el registro 38, según las indicaciones de “Después de la integración” en HIGO. 9, la unidad de datos 31 de la trayectoria 23 de la exploración es conectado con el D-terminal del registro 38 a través del `del `1 del canal de a multiplexor 39a, y autobús del dinar para los datos de entrada de otros registros o las memorias del circuito de lógica creado por el usuario 24 están conectadas con D-terminal del registro 38 a través del `del `O del canal del multiplexor 39a. Además, el regulador 32 de la trayectoria 23 de la exploración está conectado con ena-terminal del registro 38 a través del `del `1 del canal de un multiplexor 39b, y una línea de señales de la señal de permitir al registro 38 excepto el caso del modo que elimina errores (es decir, modo normal) está conectado con ena-terminal del registro 38 a través del `del `0 del canal del multiplexor 39b. Además, el autobús de Dout para hacer salir del Q-terminal se ramifica, y el Q-terminal está conectado con la unidad de datos 31 de la trayectoria 23 de la exploración. Cuando la señal del ALTO se transmite a los multiplexores 39a y 39b, es decir, en el modo que elimina errores, se fija que ambos canales de los multiplexores 39a y 39b cambian encima en `del `1. En el contrario, cuando es la señal del ALTO no transmitido a los multiplexores 39a y 39b, es decir, en el normal modo, se fija que ambos canales de los multiplexores 39a y 39b cambian excedente en `del `0.

[0058] Debido a la conexión descrita antes entre la trayectoria 23 de la exploración y el registro 38, nosotros-señal se transmite del regulador 32 del explore la trayectoria 23 al ena-terminal del registro 38 en el modo que elimina errores, y el contenido en la unidad de datos 31 de la trayectoria 23 de la exploración se escribe en registro 38 a través del multiplexor 39a. Al mismo tiempo, contenido adentro el registro 38 se transmite del Dout-terminal a la trayectoria 23 de la exploración o otras memorias o registros en el circuito de lógica creado por el usuario 24. En contraria, en el modo normal, una carga-señal se transmite a ena-terminal del registro 38, y datos de entrada de otros registros o las memorias en el circuito de lógica creado por el usuario 24 se cargan en el registro 38 a través del autobús y del multiplexor 39a del dinar. Al mismo tiempo, el contenido en el registro 38 se transmite del Dout-terminal a otro memorias o registros en el circuito de lógica creado por el usuario 24.

[0059] Después, refiriendo al HIGO. 10, un método para conectar la trayectoria de la exploración 23 con las memorias del circuito de lógica creado por el usuario 24 se explica. A la memoria 40 tiene cinco terminales en donde el Adr-terminal es un terminal para entrada de direcciones de otras memorias o de los registros del creado por el usuario el circuito de lógica 24, Dinar-terminal es un terminal para los datos de entrada de otras memorias o registros del circuito de lógica creado por el usuario 24, el nosotros-terminal es un terminal para entrar una señal del escribir-permitir, el clk-terminal es un terminal para entrar una señal del reloj, y el Dout-terminal es un terminal para hacer salir datos a otras memorias o registros del circuito de lógica creado por el usuario 24. Para conectar explore la trayectoria 23 que es creada automáticamente por el circuito de lógica básico generador 51 con la memoria 40, según las indicaciones de “después de la integración” en HIGO. 10, el pedacito de un área 31a de la dirección en la unidad de datos 31 de la trayectoria de la exploración 23 está conectado con el Adr-terminal de la memoria 40 a través de `del `1 del canal de un multiplexor 39c, y autobús de dirección para otras memorias o registros en el circuito de lógica creado por el usuario 24 está conectado con el Adr-terminal del memoria 40 a través del `del `0 del canal del multiplexor 39c. Además, el pedacito de un área de datos 31b en la unidad de datos 31 de la trayectoria 23 de la exploración está conectada con Dinar-terminal de la memoria 40 a través del `del `1 del canal de un multiplexor 39d, y el autobús para los datos de entrada de otras memorias o los registros en el circuito de lógica creado por el usuario 24 está conectado con el Dinar-terminal del memoria 40 a través del `del `0 del canal del multiplexor 39d. Además, el regulador 32 de la trayectoria 23 de la exploración está conectado con el nosotros-terminal del memoria 40 a través del `del `1 del canal de un multiplexor 39e, y la línea de señales de escribir-permitir la señal a la memoria 40 en el modo normal está conectado con el nosotros-terminal de la memoria 40 a través del `del `0 del canal del multiplexor 39e. Por otra parte, cuando una señal del ALTO se transmite a los multiplexores 39c, 39d y 39e, que está en el modo que elimina errores, se fija que todos los canales de los multiplexores 39c, 39d y 39e cambian encima en `del `1. En el contrario, cuando la señal del ALTO no se transmite a los multiplexores 39c, 39d y 39e, que está en el modo normal, se fija eso todos los canales de los multiplexores 39c, 39d y 39e cambian encima en `del `0.

[0060] Debido a la conexión descrita antes entre la trayectoria 23 de la exploración y la memoria 40, en el modo que elimina errores, la nosotros-señal se transmite de el regulador 32 de la trayectoria 23 de la exploración al nosotros-terminal de la memoria 40, y los datos en el área de datos 31b de la trayectoria 23 de la exploración se escriben con multiplexor 39d en el área en la memoria 40 que corresponde a la dirección del área 31a de la dirección; al mismo tiempo, se transmiten los mismos datos del Dout-terminal de la memoria 40 a otros resisters o memorias en circuito de lógica creado por el usuario, y a la trayectoria 23 de la exploración. En el contrario, adentro el modo normal, la nosotros-señal se transmite al nosotros-terminal de la memoria 40, y los datos transmitidos del ómnibus de datos se escribe con multiplexor 39d en el área en la memoria 40 que corresponde a dirección transmitida del autobús de dirección; al mismo tiempo, los mismos datos se transmite del Dout-terminal de la memoria 40 a otros resisters o memorias en el circuito de lógica creado por el usuario, y a la trayectoria 23 de la exploración.

[0061] Después, refiriendo al HIGO. 11, la explicación se da a un método para conectar la trayectoria de la exploración 23 integraron en la lógica creada por el usuario circule 24 con el módulo de exploración selecto 25 y el regulador principal 26 en VHDL ajuste a formato, que se generan en #13 del HIGO. 4, empleando el método antedicho. Después de terminar la integración de cada uno de las trayectorias 23 de la exploración en el circuito de lógica creado por el usuario 24 (#21), el usuario define conectar relación entre la trayectoria 23 de la exploración, el módulo de exploración selecto 25 y la cañería regulador 26 en la forma normal de Backus (#22).

[0062] Es decir, desde un procedimiento para generar código de VHDL en #13 del HIGO. 4, según las indicaciones de HIGO. 12 genera los terminales de la entrada-salida 71-76 correspondiendo con las trayectorias 23a, 23b y 23c de la exploración, terminales 77-79 para entrando las señales de control (señal del ALTO) que corresponden respectivamente con los circuitos de lógica creados por el usuario 24a, 24b y 24c, terminales de la entrada-salida 61-66 para las trayectorias 23a, 23b y 23c de la exploración en un módulo de exploración selecto 25 el lado, y los códigos en VHDL ajustaron a formato corresponder a un terminal 67 para hacer salir la señal de control del regulador principal 26 a cada uno de la exploración las trayectorias 23a, 23b y 23c, el usuario utilizan estos códigos terminales, de tal modo creando las fuentes de las cuales describa el conectar de relaciones entre cada uno terminales. El generador básico 51 del circuito de lógica en la PC 5 tiene a recopilador de la fuente descrita en la forma normal de Backus, y si el usuario entra la fuente creada en la forma normal de Backus, la conexión más alta archive en el formato de VHDL para la relación que conecta entre las trayectorias de la exploración 23, el módulo de exploración selecto 25 y el regulador principal 26 es generado usando recopilador dicho para analizar el contenido de la fuente sobre el antedicho relación que conecta (#23).

[0063] Después, empleando el método demostrado en las figs.as. 9 y 10, basado en explore la trayectoria 23 integrada en el circuito de lógica creado por el usuario 24, exploración selecta módulo 25 y regulador principal 26 en formato de VHDL que se generan adentro #13 del HIGO. 4, y el archivo más alto de la conexión del formato de VHDL que es creado en el #23 antedicho, el usuario ejecuta la síntesis de la lógica, lógica simulación y un diseño que localiza y que ata con alambre de la CENIZA 3 incluyendo explore la trayectoria 23 con el circuito de lógica creado por el usuario 24, y entonces, los instrumentos el circuito de lógica creado por el usuario 24 y la CENIZA 3 en el FPGA 2 que acuerda al diseño que localiza y que ata con alambre. Después de la puesta en práctica, el usuario conecta el FPGA 2 con la PC 5 y CUANTO ANTES 4 (#24), de tal modo haciéndolo posible publicar un comando de control del regulador de dispositivo real 52 a la CENIZA 3 en el FPGA 2 usando la unidad de entrada 53 de la PC 5, y a realice eliminar errores en línea (prueba real del circuito) para el creado por el usuario circuito de lógica 24 (#25).

[0064] Después, los detalles de eliminar errores en línea antedicho se explican. el regulador de dispositivo real 52 se equipa de una depuración. Cuando está dicho se activa la depuración, una pantalla de la depuración se exhibe en la exhibición 54 de la PC 5. El usuario puede fijar puntos de desempate a la lógica creada por el usuario circule 24 tal como la base de la CPU, refiera los datos en los registros 38 o las memorias 40 en el circuito de lógica creado por el usuario 24, y hacen el ajuste para los datos de prueba de entrada a los resisters 38 o a las memorias 40. Es decir, empleando la depuración, el usuario puede controlar y observar arbitrariamente valores de los registros 38 o memoria 40 en el circuito de lógica creado por el usuario 24 en un lado de FPGA 2 con los CUANTO ANTES 4 y el circuito de la trayectoria de la exploración 23 de un lado de la PC 5.

[0065] Como se describe anteriormente, debido al sistema de interfaz 1 que es construido usando el programa registrado en el medio de la grabación según la actual encarnación, desde el circuito de lógica básico el generador 51 de la PC 5 genera la trayectoria 23 de la exploración en formato de VHDL según la trayectoria de la exploración que define la información definida por el usuario, lógica del módulo de exploración selecto 25 y del regulador principal 26, y el archivo más alto de la conexión en formato de VHDL sobre las relaciones que conectan entre ellas, el usuario, basado en la lógica en el nivel dicho de VHDL, poder fácilmente construya el circuito de la trayectoria 23 de la exploración para los resisters 38 o memorias 40 en el circuito de lógica creado por el usuario 24 en el FPGA 2, de tal modo fácilmente integrar el circuito de la trayectoria 23 de la exploración en los datos trayectoria que transmite que alcanza los registros 38 o las memorias 40 en el FPGA 2 de la PC 5. Esto permite controlar y observar arbitrariamente valores de los resisters 38 o memorias 40 en el FPGA 2 de la PC 5 eche a un lado a través del circuito de la trayectoria 23 de la exploración, que permite a eficientemente realice la prueba real del circuito para el circuito de lógica creado por el usuario 24 encendido el FPGA 2, y acorta la hora para desarrollar la lógica creada por el usuario circuito 24.

[0066] Después, refiriendo a las figs.as. 13 y 14, un sistema de proceso aritmético es creado usando la trayectoria 23 de la exploración según la actual encarnación explicado. Según las indicaciones de HIGO. 13, el sistema de interfaz 1 incluyendo la exploración la trayectoria 23 de la actual encarnación puede generar un comando de control según el algoritmo creado por el usuario, y transmita el control dicho ordene a un grupo R del registro o al grupo M de la memoria en el FPGA 2 con CUANTO ANTES 4 y CENIZA 3, de tal modo remotamente controlando la base de la CPU o el IP (característica intelectual) en el FPGA 2 diseñó por el usuario de la PC 5 usando el sistema de interfaz dicho 1. Según las indicaciones de HIGO. 14, aplicando esto función, permitir alcanzar un Sistema 80 de proceso aritmético en donde funciones de control (funciones incluidas en un convencional microcontrolador 82) para las trayectorias de datos (término general de los circuitos para ejecutar la aritmética que procesa en anchura predeterminada de los datos tal como ALU o una máquina sumadora) 83, para la cual se han requerido convencionalmente componiendo una CPU quite el corazón a 81 en el FPGA 2, se trasplantan en el software (CPU quite el corazón al regulador 87) en la PC 5. Sistema 80 de proceso aritmético dicho permite la aritmética que procesa a través de las trayectorias de datos 83 cerca transmitiendo y recibiendo códigos micro en un paquete de la CPU regulador 87 en la PC 5 con los CUANTO ANTES 4 y la CENIZA 3 a los datos trayectorias 83 en el FPGA 2. En la base convencional 81 de la CPU, en el caso de a el algoritmo complicado, una escala de la lógica del regulador micro 82 aumenta en el más grande. Sin embargo, en el Sistema 80 de proceso aritmético del actual invención, funciones de control tales como las trayectorias de datos 83 por el microcontrolador 82 se trasplanta en la PC 5, que previene aumento en la escala de la lógica de la base 81 de la CPU en el FPGA 2, causada cerca la complicación del algoritmo.

[0067] Después, refiriendo a las figs.as. 15 y 16, una aritmética alterna sistema de proceso creado usando el sistema de interfaz 1 según se explica la actual encarnación. Sistema 80 de proceso aritmético dicho tiene una constitución en donde la CPU plural quita el corazón a 81a-81d que sean localizado respectivamente en FPGAs plural 2a-2d, y tenga diversa lengua las especificaciones, se proporcionan cada uno de las trayectorias de la exploración a través de las cuales a el código del paquete que corresponde con un comando de control se transmite de La PC 5 a cada uno de la CPU quita el corazón a 81a-81d, de tal modo controlando la CPU plural quita el corazón a 81a-81d a través de las trayectorias de la exploración. HIGO. 15 demostraciones un método que conecta en el caso que el FPGA 2a está proporcionado la CENIZA 3 a través de la cual los corazones plurales 81a-81d de la CPU en el FPGAs 2a-2d son controlados de la PC 5 mientras que HIGO. 16 demostraciones un método que conecta en el caso ese cada uno de plural el FPGAs 2a-2d se proporciona respectivamente el ASHs 3a-3d conectado adentro a cadena-como forma, y los corazones 81a-81d de la CPU en el FPGAs 2a-2d son controlado de la PC 5 con el ASHs 3a-3d en el mismo FPGA. La PC 5 transmite el comando de control en la forma del metalenguaje (lengua en el intérprete-estilo) a cada uno de la CPU quita el corazón a 81a-81d, de tal modo controlando la CPU plural quita el corazón a 81a-81b que tiene diversas especificaciones de la lengua cerca usar el mismo software en la PC 5. También, la PC 5 puede tener acceso directamente memorias o registros en IPS 85a-85d (más abajo designado IP 85) a través de la trayectoria de la exploración, de tal modo permitiendo controlar el IP 85 cuál contiene un interfaz del registro, o el IP 85 con la memoria.

[0068] El describir prefirió encarnaciones de la invención con referencia a los dibujos de acompañamiento, debe ser entendido que la invención no se limita a esas encarnaciones exactas, y a ésa varia los cambios y las modificaciones se pueden efectuar en esto por una experta en arte sin salir del alcance o del alcohol de la invención como definido en las demandas añadidas. Por ejemplo, aunque el presente la invención se aplica al FPGA en la encarnación antedicha, el presente la invención se puede también aplicar a otros circuitos integrados tales como un PLD (dispositivo de lógica programable). También, en la encarnación antedicha, el usuario crea definir la información sobre relaciones que conectan entre la exploración trayectorias, módulo de exploración selecto y regulador principal con cada uno de terminales por a método de describir estas relaciones en la forma normal de Backus, pero el usuario puede crear la información el definir sobre la relación que conecta en medio estos componentes por un método en el cual el generador básico del circuito de lógica de las exhibiciones de la PC la trayectoria de la exploración, selecciona el regulador principal del módulo de exploración, y cada uno de terminales en la exhibición de la PC, y el usuario conecta éstos terminales usando un programa de la pintura y los similares. Fomente el antedicho la encarnación demuestra una configuración en donde el eliminar errores en línea de un campo común el circuito de lógica creado por el usuario se lleva a través de las trayectorias de la exploración que son construido en el circuito de lógica creado por el usuario, pero eliminar errores en línea la poder también se ejecute para la base de la CPU.

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